來源：密科圈城MechTown

眾所周知，芯片一直是手機(jī)等電子產(chǎn)品的核心部件，需要極其密集的資金支持和技術(shù)含量。芯片之于手機(jī)，猶如大腦之于人，這樣說來似乎更加容易理解。

一枚芯片從設(shè)計(jì)到投入使用需要經(jīng)歷芯片設(shè)計(jì)、晶圓制造、封裝、測(cè)試等幾個(gè)主要環(huán)節(jié)，每個(gè)環(huán)節(jié)“各司其職”，都有其難點(diǎn)和不可替代的一面，且都是科技和人類智慧結(jié)晶的體現(xiàn)。

(資料圖片)

單從芯片設(shè)計(jì)來講，自八十年代EDA（Electronicdesign automation —— “電子設(shè)計(jì)自動(dòng)化”）技術(shù)誕生以來，設(shè)計(jì)大規(guī)模集成電路的難度大大降低，設(shè)計(jì)工程師們只需要借助EDA軟件將語言編譯成邏輯電路，之后再進(jìn)行一段時(shí)間的調(diào)試就可以了。

但盡管如此，有EDA如此強(qiáng)大的支持，芯片設(shè)計(jì)依舊不是一件容易的事情，不存在芯片設(shè)計(jì)比芯片制造簡(jiǎn)單一說。

芯片設(shè)計(jì)流程

芯片設(shè)計(jì)，是一種復(fù)雜、高端、且浩瀚無比的技術(shù)工程。小編詳細(xì)羅列了芯片設(shè)計(jì)各個(gè)步驟的難點(diǎn)，以及designer為芯片設(shè)計(jì)所經(jīng)歷的艱辛，以饗讀者。

難點(diǎn)1——架構(gòu)

芯片設(shè)計(jì)有很多環(huán)節(jié)，每一個(gè)都不可或缺，且都有其各自的難點(diǎn)。如若需要評(píng)估整個(gè)設(shè)計(jì)流程的難度，還需要拆分開來看，按照順序，想要完整設(shè)計(jì)出一個(gè)芯片的基本架構(gòu)，步驟通常有：

需求分析：

無需多說，芯片應(yīng)用對(duì)老百姓的生活可謂是無孔不入，而從一張簡(jiǎn)單的IC卡，到售價(jià)幾千元的手機(jī)，不同的市場(chǎng)有不同的需求。因此，明確需求是芯片設(shè)計(jì)的第一步。其中包括對(duì)未來市場(chǎng)趨勢(shì)的準(zhǔn)確判斷、自身工廠能力的評(píng)估、設(shè)計(jì)人員數(shù)量及能量的精準(zhǔn)衡量。

前端設(shè)計(jì)：芯片前端設(shè)計(jì)主要包括HDL編碼，仿真驗(yàn)證，STA，邏輯綜合，簡(jiǎn)而言之就是從輸入需求到輸出網(wǎng)表的過程。例如在HDL編碼過程中，designer必須充分滿足芯片可以達(dá)到的目標(biāo)，且不能超出臨界值。在靜態(tài)時(shí)序分析（STA中），designer不僅需要確定芯片最高工作頻率，還要檢查時(shí)序約束是否滿足，如若不滿足，要給出具體原因，進(jìn)一步修改程序直至滿足要求。在邏輯綜合（ASIC綜合）中，designer需要設(shè)定詳細(xì)的目標(biāo)參數(shù)和約束條件，才能將設(shè)計(jì)實(shí)現(xiàn)的RTL代碼翻譯成門級(jí)網(wǎng)表，交給后端工作人員。以上及其他未被列出的前端設(shè)計(jì)步驟，均需要designer嚴(yán)謹(jǐn)、周密的思維方式；需要對(duì)芯片的性能、性質(zhì)等有良好的把握；需要超于常人的精力，絕非一日之功可以達(dá)成。后端設(shè)計(jì)：

芯片后端設(shè)計(jì)主要包括DFT，布局規(guī)劃，布線，CTS，版圖物理驗(yàn)證，簡(jiǎn)而言之就是從輸入網(wǎng)表到輸出GDSII文件的過程。

例如DFT（Design ForTest），可測(cè)性設(shè)計(jì)，在設(shè)計(jì)中插入掃描鏈，將非掃描單元(如寄存器)變?yōu)閽呙鑶卧?，由于芯片?nèi)部往往都自帶測(cè)試電路，designer需要在設(shè)計(jì)的時(shí)候就考慮將來的測(cè)試。

布局規(guī)劃(FloorPlan)，這一環(huán)節(jié)難度在于對(duì)芯片結(jié)構(gòu)的熟悉，designer是否能用盡可能少的模塊和盡可能低的標(biāo)準(zhǔn)達(dá)到要求。

物理版圖驗(yàn)證，對(duì)完成布線的物理版圖進(jìn)行功能和時(shí)序上的驗(yàn)證，驗(yàn)證項(xiàng)目繁瑣且復(fù)雜，如LVS(Layout Vs Schematic)、DRC(Design Rule Checking)等。

以上及其他未被列出的后端設(shè)計(jì)步驟，均需要考慮許多變量，例如信號(hào)干擾、發(fā)熱分布等。

而芯片的物理特性在不同制程和不同環(huán)境下都有很大不同，且無現(xiàn)成公式套用計(jì)算，只能依靠EDA工具不斷試錯(cuò)、模擬和取舍。稍有不慎，就有重蹈覆轍的危險(xiǎn)。由此，芯片設(shè)計(jì)的難度可窺得一斑。

難點(diǎn)2——流片

在IC設(shè)計(jì)領(lǐng)域，流片即指試生產(chǎn)，就是說設(shè)計(jì)完電路以后，先生產(chǎn)一部分以供測(cè)試使用。雖然流片看起來是芯片制造的步驟，但實(shí)際屬于芯片設(shè)計(jì)。

檢驗(yàn)流片在芯片設(shè)計(jì)到制造的過程中，是一個(gè)不可或缺的步驟。假如designer在設(shè)計(jì)的時(shí)發(fā)現(xiàn)某個(gè)地方可以進(jìn)行優(yōu)化，但又怕給芯片帶來不可預(yù)估的后果，若根據(jù)有錯(cuò)誤的設(shè)計(jì)方案著手制造，那么損失難以估量。

所以為了檢驗(yàn)芯片設(shè)計(jì)的完整性、正確性，必須進(jìn)行流片，從一個(gè)電路圖到一塊芯片，檢驗(yàn)每一個(gè)工藝步驟是否可行，檢驗(yàn)電路是否具備我們所要的性能和功能。測(cè)試通過，則大規(guī)模生產(chǎn)；測(cè)試失敗，可能需要重復(fù)之前的設(shè)計(jì)步驟進(jìn)行優(yōu)化，查缺補(bǔ)漏。

難點(diǎn)3——驗(yàn)證

驗(yàn)證是在芯片設(shè)計(jì)每一個(gè)環(huán)節(jié)中的重復(fù)性行為，可細(xì)分為系統(tǒng)級(jí)驗(yàn)證、硬件邏輯功能驗(yàn)證、物理層驗(yàn)證、時(shí)序驗(yàn)證等。在驗(yàn)證過程中如若出現(xiàn)錯(cuò)誤，需要重復(fù)前面幾步、不斷迭代優(yōu)化才能解決，由此也決定了這項(xiàng)工作的復(fù)雜性。

designer需要反復(fù)考慮可能會(huì)遇到的問題，在保證正確率的情況下高效進(jìn)行，費(fèi)用高昂不說，也非常考驗(yàn)designer的耐心、決心與智慧。一方面要對(duì)相關(guān)協(xié)議算法有足夠了解，根據(jù)架構(gòu)、算法工程師設(shè)定的目標(biāo)設(shè)計(jì)仿真向量；另一方面要對(duì)設(shè)計(jì)本身足夠了解，以提高驗(yàn)證效率，縮短驗(yàn)證時(shí)間。

遠(yuǎn)眺未來，芯片的使用場(chǎng)景會(huì)愈發(fā)豐富，例如5G、智能汽車、云計(jì)算等領(lǐng)域，所需求芯片的質(zhì)量會(huì)有更高的要求；摩爾定律接近極限，芯片性能提升的重?fù)?dān)也落在了designer身上。以上因素勢(shì)必會(huì)給designer帶來更大的壓力，給芯片設(shè)計(jì)帶來更多新的挑戰(zhàn)。

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